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项目作者： savannadenega

项目描述 ：
Desenvolvimento de uma aplicação sobre sobre Máquina de Estados Finita, desenvolvida nos dois modelos de comunicação: Síncrona e Assíncrona, para a disciplina de Arquitetura de Computadores II Unisinos-2019.
高级语言： Verilog
项目地址: git://github.com/savannadenega/fsm-asynchronous-and-synchronous-communication.git


fsm-asynchronous-and-synchronous-communication

Desenvolvimento de uma aplicação sobre sobre Máquina de Estados Finita (FSM - Finite State Machine), desenvolvida nos dois modelos de comunicação: Síncrona e Assíncrona, para a disciplina de Arquitetura de Computadores II Unisinos-2019.

Recursos utilizados:

  • Linguagem Verilog

Instalação e configuração do ambiente local:

Utilizamos a apliação Online EDAPlayground para execução dos projetos, que estão alocadas nos links abaixo:

Authors:

Franciele Fagundes
Savanna Denega