项目描述 ：
Desenvolvimento de uma aplicação sobre sobre Máquina de Estados Finita, desenvolvida nos dois modelos de comunicação: Síncrona e Assíncrona, para a disciplina de Arquitetura de Computadores II Unisinos-2019.

高级语言： Verilog

项目主页：

项目地址: git://github.com/savannadenega/fsm-asynchronous-and-synchronous-communication.git

创建时间： 2019-03-28T23:20:38Z
项目社区：https://github.com/savannadenega/fsm-asynchronous-and-synchronous-communication
开源协议：
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