项目作者: savannadenega

项目描述 :
Desenvolvimento de uma aplicação sobre sobre Máquina de Estados Finita, desenvolvida nos dois modelos de comunicação: Síncrona e Assíncrona, para a disciplina de Arquitetura de Computadores II Unisinos-2019.
高级语言: Verilog
项目地址: git://github.com/savannadenega/fsm-asynchronous-and-synchronous-communication.git