项目描述 ：
Digital Hardware Modelling using VHDL, Verilog, SystemVerilog, SystemC, HLS(C++, OpenCL)

高级语言： VHDL

项目主页：

项目地址: git://github.com/varunnagpaal/Digital-Hardware-Modelling.git

创建时间： 2016-11-28T11:43:47Z
项目社区：https://github.com/varunnagpaal/Digital-Hardware-Modelling
开源协议：MIT License
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