项目描述 ：
[ASAP 2020; FPGA 2020] Hardware architecture to accelerate GNNs (common IP modules for minibatch training and full batch inference)

高级语言： Verilog

项目主页：

项目地址: git://github.com/GraphSAINT/GNN-ARCH.git

创建时间： 2020-06-15T02:44:39Z
项目社区：https://github.com/GraphSAINT/GNN-ARCH
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