项目描述 ：
Using finite state machine (FSM) approach to design a traffic light controller on Altera DE1 development board.

高级语言： Verilog

项目主页：

项目地址: git://github.com/jxwleong/altera-de1-traffic-light-controller.git

创建时间： 2019-12-06T05:14:36Z
项目社区：https://github.com/jxwleong/altera-de1-traffic-light-controller
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