项目描述 ：
Testbench generator in AWK for Verilog modules

高级语言： Awk

项目主页：

项目地址: git://github.com/phillbush/tbgen.git

创建时间： 2020-08-28T01:44:14Z
项目社区：https://github.com/phillbush/tbgen
开源协议：
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