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项目作者： Bucknalla

项目描述 ：
Extract AXI (Full, Lite and Stream) interfaces from Verilog source files
高级语言：
项目地址: git://github.com/Bucknalla/axis-interfacer.git
创建时间： 2020-04-28T10:10:00Z
项目社区：https://github.com/Bucknalla/axis-interfacer
开源协议：
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axis-interfacer

Extract AXI (Full, Lite and Stream) interfaces from Verilog source files