项目描述 ：
Verilog SDR SDRAM controller for FPGA Xilinx and Lattice

高级语言： VHDL

项目主页：

项目地址: git://github.com/perehinik/SDRAM_Controller.git

创建时间： 2019-05-04T18:58:18Z
项目社区：https://github.com/perehinik/SDRAM_Controller
开源协议：
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