项目描述 ：
Adopt DDR-SDRAM(DDR1) in low-end FPGA designs.

高级语言： SystemVerilog

项目主页：

项目地址: git://github.com/WangXuan95/FPGA-DDR-SDRAM.git

创建时间： 2021-01-27T10:05:27Z
项目社区：https://github.com/WangXuan95/FPGA-DDR-SDRAM
开源协议：
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