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FPGA/ASIC
Asynchronous-Interface
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项目作者：
shilinti
项目描述 ：
The asynchronous interface is spercifically designed for scalable parallel datapaths.
高级语言：
Verilog
项目主页：
项目地址:
git://github.com/shilinti/Asynchronous-Interface.git
创建时间：
2021-01-31T07:59:23Z
项目社区：
https://github.com/shilinti/Asynchronous-Interface
开源协议：
MIT License
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