项目描述 ：
Convert data signal to axi4-stream signal

高级语言： SystemVerilog

项目主页：

项目地址: git://github.com/mmxsrup/data2axi4s.git

创建时间： 2019-03-14T23:52:35Z
项目社区：https://github.com/mmxsrup/data2axi4s
开源协议：
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