Verilog：如何优雅地编写结构表的等价物

作者: 梦中会飞的鱼
发布时间: 2024-04-18 08:20:01 (1天前)
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记忆只剩空城 | 2019-08-31 10-32

<div class =“post-text”itemprop =“text”> <P> 最优雅的方法是使用SystemVerilog，它具有完全相同的C语法。所有现代工具都支持这一点 </p> </DIV>

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一腔诗意喂了狗 | 2019-08-31 10-32

<div class =“post-text”itemprop =“text”> <P> 我建议在verilog中删除struct符号。它可能会显着简化所有 </p> <pre> <code> `define INDEX(i, j) (i * 64 + j) module A; parameter SSIZE = 2 * 64; reg [15:0] first[SSIZE]; reg [7:0] second[SSIZE]; always @* second[`INDEX(1,3)] = 0; endmodule </code> </pre> <P> 如果您有权访问系统verilog编译器，请使用struct： </p> <pre> <code> typedef struct packed { logic [15:0] first; logic [7:0] second; } label_t; module A; label_t label[2][64]; always @* label[1][3].second = 0; endmodule </code> </pre> <P> 那么，icarus 0.10呢的<strong> 不 </强> 编译最后一个例子。 </p> </DIV>

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！啊啊 | 2019-08-31 10-32

<div class =“post-text”itemprop =“text”> <P> 嗯......它永远不会优雅，但你可以清理一下。我假设你想要经典的Verilog，而不是SystemVerilog。 </p> <P> 您需要使用“索引部分选择”。如果你想要8个降序位 <code> myvec </code> ，MSB是 <code> msb </code> ，然后写 <code> myvec[msb -: 8] </code> 。所以 <code> myvec[20 -: 8] </code> 是 <code> myvec[20:13] </code> 。这将消除你的一半代码。 </p> <P> 并且不要低估你的合成器 - 它可能会以最佳的方式做这种事情，即使你不打算为它打破一切。 </p> <P> 另请注意 <code> 3072:0 </code> 应该 <code> 3071:0 </code> 。 </p> </DIV>

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